数字电子技术基础
两周通关大合集

数字电路只认两种状态：高电平和低电平。我们把它记成 1 和 0。于是所有信息——数字、字母、汉字、一张照片——最后都变成一串 0 和 1。这一章就是学"怎么把人类的信息翻译成 0/1，再翻译回来"。

1.1 常用数制：都是"位权"游戏

任何进制都只有一个秘密：每一位的"权重"是基数的整数次幂。十进制你熟，是因为你有十根手指；计算机用二进制，是因为电路只有"通/断"两态。

1.2 进制互转：四条路线

① 任意进制 → 十进制：按位权展开相加

例：(1101.101)2 = 8+4+0+1 + 0.5+0+0.125 = (13.625)10。

② 十进制 → 任意进制：整数"除基取余，倒着读"；小数"乘基取整，顺着读"

③ 二进制 ↔ 八进制 / 十六进制：分组法（最快）

• 二 → 八：以小数点为界，向左向右每 3 位一组，不足补 0。
• 二 → 十六：每 4 位一组。反过来就是一位拆成 3 位或 4 位。

例：(1011010.11)2 → 补零成 001 011 010 . 110 → (132.6)8；
按 4 位：0101 1010 . 1100 → (5A.C)16。

1.3 二进制算术运算与补码 超纲·必补

数字电路里做减法很麻烦（要额外电路），所以工程师发明了用加法代替减法的办法——补码。你高中可能只学过"负数加个负号"，而计算机里负数是一串 0/1。

1.4 常用编码：0/1 怎么表示"非数字"

编码就是"用 0/1 串给事物编号"的规则。同一组 4 位二进制，用不同规则解读，含义完全不同——这是初学者最容易混的地方。

① BCD 码（二–十进制码）

用 4 位二进制表示 1 位十进制数。最常用的是 8421BCD：4 位的权分别是 8、4、2、1，和普通二进制一模一样。区别在于：8421BCD 只用 0000–1001 这 10 个码，1010–1111 是"非法码"。

💡 记忆：余 3 码 = 8421BCD + 0011（每个码加 3）；2421BCD 是"自补码"，0↔9、1↔8…的码正好互为按位取反；余 3 循环码相邻码只差 1 位，适合避免译码毛刺。

② 格雷码（Gray Code）

特点：任意相邻两个码只有 1 位不同。这在硬件里极其重要——如果用普通二进制计数，0111 → 1000 要同时翻 4 位，实际电路中 4 位不可能绝对同时翻转，中间会短暂出现 1111 之类的"假状态"，引发毛刺。格雷码每次只翻 1 位，从根上避免。

③ ASCII 与校验码

ASCII：7 位二进制表示 128 个字符。记住三个锚点即可：'0' = 0x30 = 48，'A' = 0x41 = 65，'a' = 0x61 = 97。数字字符的码值连续，字母也连续，所以 '7' = 48+7 = 55。

奇偶校验码：在数据后加 1 位校验位，使"1 的个数"为奇数（奇校验）或偶数（偶校验）。接收方数一遍 1 的个数就能发现奇数个位出错。注意：只能检错，不能纠错；偶数个位同时出错时无能为力。

🧪 本章自测

逻辑代数（布尔代数）是 19 世纪数学家布尔发明的，比电子计算机早了一百年。它的规则和普通代数长得像、算得不一样：这里没有 2，没有负数，没有小数，只有 0 和 1；加法是"或"，乘法是"与"。

2.1 三种基本运算：与、或、非

由它们组合出四个常用复合运算：

2.2 20 条基本公式：只要记 6 组

书上会列一大串，其实都是下面 6 组推出来的。左边是"与形式"，右边是"或形式"——这就是对偶（下面会讲）。

三个必须掌握的规则

2.3 逻辑函数的五种表示法

同一个逻辑关系可以用五种方式描述，考试会让你在它们之间来回翻译：

1. 真值表：把输入的所有组合列出来，最笨但最可靠。
2. 逻辑表达式：Y = AB + A'C，便于化简和计算。
3. 逻辑图：用门电路符号连起来，对应硬件。
4. 波形图：输入随时间变化，输出怎么跟着变，对应示波器。
5. 卡诺图：图形化的真值表，下一章的主角。

2.4 最小项与标准与或式 高频

最小项：n 个变量的"与项"，其中每个变量都以原变量或反变量的形式出现且只出现一次。n 个变量共有 2n 个最小项。

编号规则：把最小项中原变量记 1、反变量记 0，得到一个二进制数，它的十进制值就是下标。例：AB'C → 101 → 5 → m5。

🧪 本章自测

上一章结尾我们得到 Y = A'BC + AB'C + ABC' + ABC（三人表决器）。它逻辑上没错，但要 4 个三输入与门 + 1 个四输入或门。而 Y = AB + AC + BC 只要 3 个二输入与门 + 1 个三输入或门。同样的功能，芯片面积、功耗、成本、延迟全都降下来了——这就是化简的全部动机。

3.1 公式法化简：五个套路

3.2 卡诺图：把真值表排成"相邻就合并"的格子 高频

卡诺图的构造只有一条规矩：格子的排列必须让"逻辑相邻"变成"几何相邻"。所谓逻辑相邻，就是两个最小项只有一个变量不同。满足这个条件的排列，正是格雷码——所以卡诺图的行列标号永远是 00, 01, 11, 10，而不是 00, 01, 10, 11。

① 两变量卡诺图

② 三变量卡诺图（行 = A，列 = BC）

③ 四变量卡诺图（行 = AB，列 = CD）—— 考试主战场

✏️ 例 3-1（三变量）：三人表决器

Y = Σm(3,5,6,7)，填表：

所以 Y = AB + AC + BC。注意 m₇ 被三个圈共用——完全合法，而且这就是最优解（m₃ 只可能和 m₇ 合并，m₅ 只可能和 m₇ 合并，三个圈都是"必需"的）。

✏️ 例 3-2（四变量）：含跨边界与四角合并

Y(A,B,C,D) = Σm(0,1,2,3,5,7,8,10,13,15)

Y = A'B' + BD + B'D'。检查每个 1 都至少被圈一次：m₀、m₂ 被圈了两次（合法），m₁、m₃ 只在①，m₅、m₇、m₁₃、m₁₅ 只在②，m₈、m₁₀ 只在③。三个圈缺一不可，已是最简。

3.3 无关项：可以"耍赖"的格子 高频

有些输入组合在现实中永远不会出现（比如用 4 位 BCD 表示十进制数时，1010–1111 不会出现）。这些组合对应的输出取 0 还是取 1 都无所谓，叫无关项（也叫约束项、任意项），记作 d 或 ×。

用法：圈组时把 d 当 1 用（如果能把圈变大）；不需要时当 0 用（不圈它）。但绝不能把 0 当 1 圈进去。

✏️ 例 3-3：BCD 码"输入 ≥ 5"检测器

输入 A B C D 是 8421BCD 码（只出现 0000–1001），要求输入数值 ≥ 5 时 Y=1。
真值表：5、6、7、8、9 时 Y=1；0–4 时 Y=0；1010–1111 是无关项。

Y = AB' + BC + BD。

对比：如果不用无关项，m₅ 只能和 m₇ 合并，得到 A'BD 之类的三项，项更长、门更多。无关项的价值就在这里：它把"不可能的输入"变成免费的合并资源。

3.4 从最简式到电路：与非门实现 高频

实际芯片里与非门最便宜、最快（CMOS 与非门比或非门快，TTL 与非门是标准品），所以设计题常要求"全部用与非门实现"。方法只有一步：两次取反。

画图时：第一级用三个二输入与非门算出 (AB)'、(AC)'、(BC)'；第二级用一个三输入与非门把它们合起来。注意：任何与或式都能这样直接变成与非-与非式，不需要额外变换——这是考试送分点。

3.5 五变量卡诺图与 Q–M 法 超纲·拓展

🧪 本章自测

4.1 为什么非得用半导体？

最早的计算机用继电器（电磁铁吸合）做开关，一秒只能动作几十次。后来用电子管，速度快了但发热巨大、寿命短。1947 年晶体管发明，才让"用电压控制电流"的开关既快又小又省电。

4.2 PN 结与二极管 超纲·必补

① 半导体是怎么"导电"的

• 本征半导体（纯硅）：原子排成晶体，价电子被共价键锁住。温度升高时少量电子挣脱，留下"空位"叫空穴。所以纯硅导电性很差，且随温度变化。
• N 型半导体：掺入五价元素（磷），多出自由电子 → 多子是电子。
• P 型半导体：掺入三价元素（硼），多出空穴 → 多子是空穴。

类比：N 型像"多了一批闲散工人（电子）"，P 型像"多了一批空岗位（空穴）"。

② PN 结：把 P 和 N 贴在一起会发生什么

接触瞬间，P 区的空穴往 N 区扩散，N 区的电子往 P 区扩散，在交界处留下不能移动的离子，形成空间电荷区（耗尽层），并产生一个内建电场，方向阻止扩散。最终扩散与漂移达到动态平衡，结上有一个约 0.7 V（硅） 的势垒。

一句话：二极管 = 只允许电流从阳极流向阴极的单向阀。正偏导通时两端压降近似恒为 0.7 V（硅管），反偏截止时相当于断开。

4.3 二极管门电路：最早的"逻辑门"

二极管与门

全高才高 → 与门。

二极管或门

任一输入为 5 V，对应二极管导通，Y ≈ 5 − 0.7 = 4.3 V（高）；两个都 0 V，二极管都截止，Y = 0 V（低）。有高则高 → 或门。

4.4 三极管开关 超纲·必补

三极管（BJT）是"三明治"结构：N-P-N 或 P-N-P，引出三个电极——基极 B（中间的薄层）、集电极 C、发射极 E。它有两个 PN 结：发射结（B–E）、集电结（B–C）。

三个工作区：数字电路只认两个

三极管反相器（Not 门）

4.5 MOS 管：现代芯片的主角 超纲·必补

三极管靠电流驱动（要持续吃基极电流，费电）。MOS 管（场效应管）靠电压驱动，栅极下面是一层极薄的二氧化硅绝缘层，正常工作时栅极几乎不取电流，输入电阻高达 1010~1015 Ω。

记号：VGS = VG − VS。NMOS 的源极通常接地，所以 VGS=VG；PMOS 的源极通常接 V_DD，所以 VGS = VG − VDD（负数）。

4.6 逻辑电平与正/负逻辑

"高电平"和"逻辑 1"不是天生绑定的，需要人为约定：

• 正逻辑：高电平 = 1，低电平 = 0（本教程默认）。
• 负逻辑：高电平 = 0，低电平 = 1。

🧪 本章自测

上一章的二极管、三极管、MOS 管，这一章要拼成真正的集成电路。你只需要记住两族的名字：CMOS（互补 MOS，今天 99% 的芯片都是它）和 TTL（晶体管-晶体管逻辑，老式但考试常考）。

5.1 CMOS 反相器：两只管子就能实现"非"

电压传输特性（VTC）

把 V_i 从 0 慢慢升到 V_DD，输出跟着变，得到一条曲线：

• V_i 从 0 到约 0.3V_DD：输出保持高（V_OH≈V_DD）；
• 中间一小段（约 0.3~0.7V_DD）：输出急剧下降，转折点 V_T ≈ V_DD/2；
• V_i > 0.7V_DD：输出稳定在低（V_OL≈0）。

曲线越陡，抗干扰能力越强。CMOS 的曲线非常陡，所以噪声容限接近 0.3VDD，远大于 TTL 的 0.4 V。

5.2 CMOS 与非门 / 或非门的"造门公式"

CMOS 门电路的结构有严格的对偶规律，记住这一条就能画出任何门：

5.3 CMOS 传输门（模拟开关）

把一只 NMOS 和一只 PMOS 并联，栅极分别接互补的控制信号 C 和 C'，就得到传输门：C=1 时导通（双向都能传），C=0 时高阻。

为什么必须一 N 一 P 并联？因为单只 NMOS 传高电平时，源极电位升高会使 VGS 减小，传到 VDD−VTN 就传不动了（阈值损失）；单只 PMOS 传低电平也有同样问题。并联后互补，0 和 1 都能完整传递。

传输门是 CMOS 的"独门绝技"，用它可以做数据选择器、锁存器、DAC 开关阵列——TTL 做不了。

5.4 CMOS 使用注意（考试爱考"为什么"）

5.5 TTL 与非门：老将出马

TTL 的输入级用了一只多发射极三极管——一个基极、多个发射极，相当于把多个三极管的基极和集电极并联，发射极分别接各输入。它能同时完成"与"和"放大"两件事。

输出级是"推拉"结构（T3 拉、T4 灌），所以 TTL 既能拉电流也能灌电流，但灌电流能力远强于拉电流——这决定了后面 LED 要"低电平点亮"。

5.6 TTL 的四个关键参数 高频

这是全章最该背的东西。以 74LS 系列（5 V 供电）为例：

扇出系数（Fan-out）

一个输出能带几个同类输入？要同时满足"拉电流"和"灌电流"两个限制，取小的那个：

功耗、延迟与功耗延迟积

CMOS 的动态功耗 = CL·VDD2·f，与频率成正比——所以你的手机主频越高越费电。

5.7 特殊门：OC 门与三态门 高频

① OC 门（集电极开路门）

把 TTL 输出级的"上拉管"去掉，只留下拉三极管，集电极直接引出，就叫 OC 门。它必须外接上拉电阻 R_L 才能输出高电平。

为什么要有它？因为可以"线与"：把多个 OC 门的输出直接连在一起，共用一个上拉电阻，则

普通 TTL 门绝对不能这样接：一个输出高（上管导通接电源）、一个输出低（下管导通接地），电源到地直通，瞬间大电流烧毁芯片。"线与"是 OC 门的专利。

② 三态门（TS 门）

在普通门的基础上加一个使能端 EN，得到三种输出状态：高电平、低电平、高阻态（Z）。

5.8 CMOS 与 TTL 怎么选、怎么接

🧪 本章自测

从这一章开始，你正式进入"用逻辑门搭功能"的阶段。组合逻辑电路的定义很简单：任意时刻的输出只取决于当时的输入，与过去无关。它没有记忆，没有反馈。

6.1 组合逻辑电路的分析（五步法）高频

关键：从输入往输出方向逐级写，不要跳级；每个中间节点都起个名字，写清晰。

✏️ 例 6-1：分析这个"四个与非门"的电路

电路由 4 个二输入与非门组成，连接关系如下表（这就是用文字表示的逻辑图）：

第一步：逐级写表达式（已在上表完成）。

第二步：化简

G2 = (A·(AB)')' = A' + AB = A' + B　（用摩根 + A+A'B=A+B 的变形）
G3 = (B·(AB)')' = B' + AB = B' + A
Y = (G2·G3)' = G2' + G3' = (A'+B)' + (B'+A)' = AB' + A'B

所以 Y = A'B + AB' = A ⊕ B。

第三步：列真值表

第四步：归纳功能——两输入相异时输出 1，相同输出 0，即异或门。

第五步：评价——用 4 个与非门实现一个异或，是 TTL 时代的经典做法（因为与非门最便宜）。结论：本电路 = 用与非门搭的异或门，也是半加器的"和"输出级。

✏️ 例 6-2：分析"或与式"电路，看看它是什么

已知 Y = (A+B)(B+C)(A+C)，展开化简：

(A+B)(A+C) = A + BC（分配律的反用）
所以 Y = (A + BC)(B + C) = A(B+C) + BC(B+C) = AB + AC + BC + BC = AB + AC + BC

这不就是三人表决器吗！同一功能可以用"与或式"（AB+AC+BC）也可以用"或与式"（(A+B)(B+C)(A+C)）实现，前者用与门+或门，后者用或门+与门。分析题里遇到括号连乘的形式，先展开再判断功能。

6.2 组合逻辑电路的设计（四步法）高频

逻辑抽象

确定输入变量和输出变量各是什么，并用 1/0 给每个"事件"赋值。这一步最容易错，也最关键。

列真值表

按输入组合逐行填输出。n 个输入有 2ⁿ 行。

化简

用卡诺图得最简与或式；若题目指定门类型，再转成与非-与非/或非-或非。

画图

按表达式逐级画门，标清输入输出名。

✏️ 例 6-3：主副裁判电路

① 逻辑抽象：输入 A（主裁）、B、C（副裁），同意=1，反对=0；输出 Y，有效=1。

② 真值表

③ 化简：Y = Σm(5,6,7)。卡诺图圈 {5,7} 得 AC，圈 {6,7} 得 AB，所以

直觉验证：A=1 且 (B 或 C)=1 → 有效。✔ 这比列 8 行真值表更快，但考试要求写全。

④ 转与非门：Y = ((AB)' · (AC)')'，用 3 个二输入与非门（其中 A 需要分发到两个门，B、C 各一个）。

✏️ 例 6-4：四人表决器（≥3 人同意通过）

输入 A、B、C、D，输出 Y。真值表有 16 行，但可以直接写：Y = Σm(7,11,13,14,15)。

圈法：没有一个 4 格圈（因为任意 4 个相邻格都凑不齐），只能圈 4 个 2 格圈：

所以 Y = ABC + ABD + ACD + BCD。这是"四选三"的标准答案，考试出现率很高，建议直接记住这个形式。

6.3 竞争与冒险：电路也会"抖动"

理论上 Y = A + A' = 1 永远为 1。但实际电路中，A 变化时，"A"这条路径和"A'"这条路径（经过一个反相器）延迟不同，到达或门的时间有先后。在这一小段时间里，或门的两个输入可能同时为 0，输出就冒出一个窄脉冲（毛刺）。

判别方法

• 代数法：令表达式中其他变量取特定值，看是否能化成 A + A'（静态 1 冒险）或 A·A'（静态 0 冒险）。
• 卡诺图法：若两个圈相切（相邻但不重叠），就存在冒险。相切 = 有缝隙 = 可能掉进 0。

消除方法（三种，按优先级）

注意：BC 在逻辑上确实是冗余项（AB+A'C+BC = AB+A'C），但它在物理上有用——它保证了 B=C=1 时输出恒为 1，不管 A 怎么变。"逻辑冗余"换"物理稳定"，这是一笔划算的买卖。

🧪 本章自测

用一个个门去搭电路，就像用砖头盖楼——能做，但太慢太贵。工程上我们直接用中规模集成电路（MSI）：一块芯片内部已经集成了几十个门，对外只暴露几个引脚，实现一个完整功能。这一章的核心技能是：给你一个逻辑函数，用现成芯片"拼"出来。

7.1 编码器：把"哪条线有信号"变成"编号"

编码就是给每个输入信号分配一个二进制编号。优先编码器允许同时有多个输入有效，只对优先级最高的那个编码——这就像医院急诊分诊：同时来好几个病人，先救最危重的。

74LS148：8 线–3 线优先编码器

应用：键盘编码——按下哪个键，就输出哪个键的编号。因为人可能手快同时按下两个键，所以必须用优先编码器。

7.2 译码器：把"编号"变成"哪条线有效" 最高频

译码器是编码器的逆操作：输入 n 位二进制，输出 2ⁿ 条线，只有一条有效。它最经典的用途不是"译码"，而是产生最小项——这让它成为实现任意逻辑函数的万能工具。

74LS138：3 线–8 线译码器

记忆：三个使能端必须同时满足 G1=1、G2A'=0、G2B'=0 芯片才工作；否则 8 个输出全为 1（全部"不选中"）。这三个脚是级联扩展的关键。

数码管与七段译码器

数码管的七段（a~g）排成一个"8"字。共阴极：公共端接地，某段给高电平就亮 → 配 74LS48（输出高有效）。共阳极：公共端接 +5 V，某段给低电平才亮 → 配 74LS47（输出低有效）。

显示 "1" 只需点亮 b、c 两段；显示 "8" 七段全亮。译码器内部就是一个 ROM：把 4 位 BCD 输入翻译成 7 位段码。

7.3 数据选择器：一根"多路开关" 最高频

数据选择器（MUX）像铁路道岔：n 根地址线决定"让哪一路数据通过到输出"。

74LS151：8 选 1 数据选择器

74LS153 是"双 4 选 1"：一片里有两个独立的 4 选 1 MUX，共享地址端。适合实现两个三变量函数，很省芯片。

7.4 加法器：数字电路里的"算术心脏"

半加器与全加器

"半加"之所以叫半，是因为它不能接收低位来的进位，只能算最低位；多位相加必须用全加器。

串行进位 vs 超前进位

• 串行进位（行波进位）：4 个全加器首尾相连，进位一级一级传。缺点：总延迟 = 4 × 单级延迟，位数越多越慢。
• 超前进位：额外加"进位产生/传播"逻辑，所有进位同时算出来，代价是电路复杂。74LS283 就是 4 位超前进位加法器。

7.5 数值比较器：74LS85

4 位比较器，比较两个 4 位二进制数 A₃A₂A₁A₀ 与 B₃B₂B₁B₀，输出三个互斥的结果：OA>B、OA<B、OA=B。

它还有三个级联输入 IA>B、IA<B、IA=B，用于多片串联：低位片的三个输出接高位片的三个级联输入，高位片就能在"高位相等"时参考低位的比较结果。

7.6 MSI 设计总口诀

🧪 本章自测

组合逻辑有个致命缺陷：输入一撤，输出就忘了。可计数器要"记住"现在数到几，寄存器要"记住"存了什么。所以我们需要一个能存 1 位二进制的元件——触发器。它是所有时序逻辑的地基。

8.1 基本 SR 锁存器：最简单的记忆单元

① 或非门构成（S、R 高有效）

② 与非门构成（S'、R' 低有效）

把两个与非门交叉连接，输入端命名为 S'、R'，低电平有效：S'=0 置 1，R'=0 置 0，都为 1 保持，都为 0 禁止（此时 Q=Q̄=1）。

8.2 门控 SR 锁存器与"空翻"

基本 SR 锁存器的输入随时能改状态，太"自由"了。加上一个 CP（时钟脉冲）控制门，只在 CP 有效时才允许动作，就得到门控 SR 锁存器。

但随之而来一个麻烦：空翻。当 CP=1 的整个期间，锁存器是"透明"的——输出跟着输入变。如果 CP 脉冲比较宽，输入变几次，输出就翻几次。而触发器应该"一个时钟周期只翻一次"，否则计数器会乱。

D 锁存器（透明锁存器）

把门控 SR 的 S、R 之间接一个反相器，让它们永远互补（杜绝"同时为 1"的禁止状态），输入只剩一个 D：

D 锁存器（如 74LS373）在 CP=1 期间透明，CP 下降沿"锁住"当前值。它仍属于电平触发，不是边沿触发。

8.3 主从触发器：让"一个 CP 只翻一次"

思路很巧：用两个门控锁存器串起来，一个叫主，一个叫从，让它们的 CP 互补：

• CP = 1：主锁存器开门（接收输入），从锁存器关门（保持输出）——输出暂时不变；
• CP 下降沿（1→0）：主锁存器关门（记住刚才的输入），从锁存器开门（把主的状态送到输出）——输出更新一次。

于是一个 CP 周期，输出只变一次，空翻被消除了。

主从 JK 触发器：解决"禁止状态"

把主从 SR 的输出反馈回输入，用 J、K 两个输入，就得到 JK 触发器。J=K=1 时它"翻转"（T 功能），而不再是禁止状态。

8.4 边沿触发器：只在"那一瞬间"采样 最高频

边沿触发的思路：把采样时刻压缩到 CP 跳变的瞬间（纳秒级），只有在这一瞬间的输入值才算数，其他时间的输入变化一概不管。

动态特性：建立时间与保持时间

"亚稳态"是数字电路里唯一真正的"不确定态"：触发器输出停在高低之间的中间电压，持续一段时间后才随机倒向一边。跨时钟域传输时最常见，工程上用"两级触发器同步"来解决。

8.5 四种触发器的特性方程与激励表 必背

激励表（已知"现态→次态"，反推需要的输入）——第 10 章设计时序电路时要用：

"×"表示取 0 取 1 都行（无关项）。JK 的 × 最多，所以 JK 触发器在设计时最灵活——这也是考试爱用 JK 出设计题的原因。

8.6 异步输入端：随时"强拆"

实际芯片除了 CP 和 D/JK，还有 RD（清 0）和 SD（置 1）两个脚，低有效，且不受时钟控制：

• RD' = 0：立刻把 Q 清 0，不管 CP 和 D 是什么；
• SD' = 0：立刻把 Q 置 1；
• 两者都为 1：正常工作；两者同时为 0：禁止（同 SR 的约束）。

用途：开机复位（上电时把计数器清零）、手动置初值。第 11 章的"反馈清零法"就靠它。

🧪 本章自测

时序逻辑电路 = 组合逻辑 + 触发器。它的输出不仅取决于当前输入，还取决于电路现在处于什么状态。所以分析时必须把"状态"当成变量写进方程。

9.1 三个基本概念

• 同步时序电路：所有触发器共用同一个 CP，同时翻转。分析简单，是考试主流。
• 异步时序电路：各触发器时钟不同（前一级输出当下级时钟）。分析要额外考虑"谁先翻"。
• Mealy 型：输出 = f(现态, 输入)，输入一变输出立刻变。
• Moore 型：输出 = f(现态)，只跟状态有关，与当前输入无关。

9.2 分析五步法 最高频

驱动方程：每个触发器输入端（J/K/D）等于什么。状态方程：把驱动方程代入触发器特性方程，得到 Q* 的表达式。

✏️ 例 9-1：分析一个 2 位同步计数器（JK 触发器）

已知电路连接（这就是"逻辑图"的文字版）：

① 驱动方程：J1=K1=Q0；J0=K0=1。

② 状态方程（代入 Q* = JQ' + K'Q）：
Q1* = Q0Q1' + Q0'Q1 = Q1 ⊕ Q0
Q0* = 1·Q0' + 0·Q0 = Q0'

③ 输出方程：Y = Q1Q0（只在 11 状态为 1，Moore 型）。

④ 状态转换表（把 4 个现态逐个代入）

⑤ 状态图与功能：状态按 00→01→10→11→00 循环，共 4 个状态，每个 CP 加 1，所以这是一个 模 4（2 位二进制）同步加法计数器；Y 在计数值为 11 时为 1，即每 4 个脉冲产生一个进位输出。

✏️ 例 9-2：带输入的序列检测电路（D 触发器）

已知：两个 D 触发器，D1 = X，D0 = Q1，Y = Q1Q0，同步时钟。

① 驱动方程：D1=X，D0=Q1。

② 状态方程（D 触发器 Q*=D）：Q1* = X，Q0* = Q1。

③ 输出方程：Y = Q1Q0。

④ 状态转换表（现态 4 个 × 输入 2 个 = 8 行）

⑤ 功能：状态 11 表示"最近两次采样都是 1"。所以这是一个连续两个 1 的序列检测器：输入串行数据 X，一旦出现 "11"，输出 Y 就变 1（并保持到 1 被打断为止）。
因为 Y 只由状态决定，属于 Moore 型。如果把输出改成 Y = X·Q1，那就变成了 Mealy 型（Y 还依赖当前输入）。

9.3 自启动能力：电路会不会"卡死"

n 个触发器有 2ⁿ 个状态，但设计时常常只用了其中一部分。比如 3 个触发器只用了 5 个状态，剩下 3 个叫无效状态。

9.4 时序图：把状态画成波形

时序图画法：在 CP 的每个有效边沿处，读取新的状态值，画成阶梯波。

画图要点：Q 的跳变必须与 CP 的有效边沿对齐；若考虑传输延迟，跳变会略微滞后。考试一般不考虑延迟，对齐画即可。

🧪 本章自测

这是全课程最难的一道大题，但只要按固定步骤走，它其实是一道"流程题"。难在第一步的"逻辑抽象"（把文字需求画成状态图），后面全是机械操作。

10.1 设计七步法

第 ② 步（状态化简）在考试中常被跳过——题目给的序列一般不能合并。但答题时提一句"状态已最简"更稳妥。

① 画状态图：整道题的分水岭

③ 状态编码：三种方案

考试没有特殊说明时，一律用二进制编码，从 S₀=00 开始按顺序编。

10.2 完整例题：设计"连续两个 1"检测器 照着背

① 状态图

注意 S₂ 在 X=1 时留在 S₂（因为末尾两个仍是 11），这就是"重叠检测"。输出只与状态有关（S₂ 时 Y=1）→ Moore 型。

② 状态化简：三个状态含义不同、输出不同，已是最简。

③ 状态编码：3 个状态需要 2 位。令 S0=00、S1=01、S2=10。11 是无效状态。

④ 状态表 + 激励表（现态 Q₁Q₀，输入 X）

激励表用法：0→0 取 J=0,K=×；0→1 取 J=1,K=×；1→0 取 J=×,K=1；1→1 取 J=×,K=0。

⑤ 求驱动方程（以 Q₁、Q₀、X 为变量，用卡诺图或观察法）

这里每个函数只有 1~2 个 1（或整列），画卡诺图反而麻烦，直接看表写更快。但答题时最好在草稿上画一下卡诺图确认没有遗漏。

⑥ 输出方程与电路：Y = Q1Q0'（即状态 10 时为 1）。
按四个驱动方程画门：三个与门（分别产生 J₁、K₁、J₀）+ 一个直接连线的 K₀，接两个 JK 触发器。

⑦ 自启动检查：把无效状态 Q1Q0=11 代入驱动方程：

J1 = 0·1·X = 0，K1 = 1·0·X' = 0 → Q1* = Q1 = 1
J0 = 0·0·X = 0，K0 = Q0 = 1 → Q0* = 0
所以 11 → 10，进入有效状态 S₂，能自启动 ✔

🧪 本章自测

计数器是数字系统里出现频率最高的电路：分频、定时、计数、地址生成、序列产生，全靠它。而考试里 90% 的计数器题，都是同一句话："用 74LS161 构成 N 进制计数器"。这一章就把这句话彻底拆开。

11.1 计数器的分类

11.2 74LS161 / 160 / 163：四大金刚

RCO（进位输出）= Q3Q2Q1Q0 · ENT，即计到 1111 且允许计数时为 1，用于级联高位片。ENT 和 ENP 都必须是 1 才能计数——这是阅卷常查的接线点。

11.3 任意进制计数器：两种方法 最高频

161 天生是模 16。想让它变模 6，就要"提前把它拉回 0"。两种拉法，对应两个信号：

✏️ 例 11-1：用 74LS161 构成模 6 计数器（两种方法都做）

方法一：反馈清零法（计数 0000 → 0101，共 6 个状态）

1. 确定要译码的状态：N = 6 = 0110（Q₂Q₁Q₀ = 110）；
2. 写出清零条件：CLR' = (Q2Q1)'（用与非门，因为 CLR' 低有效）；
3. 其他脚：LOAD'=1、ENT=ENP=1。

工作过程：计到 0101 时正常；下一个脉冲到 0110，与非门立刻输出 0，芯片瞬间清零回 0000。所以稳定循环是 0000~0101，共 6 个状态 = 模 6 ✔。

方法二：反馈置数法（同样 0~5，共 6 个状态）

1. 确定译码状态：N − 1 = 5 = 0101（Q₂Q₀ = 11）；
2. 置数条件：LOAD' = (Q2Q0)'；
3. 置入值 D₃D₂D₁D₀ = 0000；其他脚同上。

工作过程：计到 0101 时 LOAD'=0，再等一个时钟上升沿，芯片装入 0000。稳定循环仍是 0000~0101，模 6 ✔，而且没有毛刺。

✏️ 例 11-2：用 74LS161 构成模 12 计数器

模 12 意味着状态 0~11。12 = 1100。
反馈清零：CLR' = (Q3Q2)'（译码 1100）。
注意：161 是 4 位，最大模 16，做模 12 没问题；做模 20 就必须两片级联。

✏️ 例 11-3：级联做模 100

两片 74LS160（各模 10）串联：同步级联——两片共用 CP，低位的 RCO 接高位的 ENT/ENP；总模 = 10 × 10 = 100。
异步级联——低位 RCO 经反相接高位 CP；同样模 100，但高位片有延迟。

11.4 74LS290：二–五–十进制异步计数器

290 内部是两个独立的计数器：一个 2 分频（CP₀ 进、Q₀ 出），一个 5 分频（CP₁ 进、Q₁Q₂Q₃ 出）。灵活组合能得到多种进制：

清零：R0(1)·R0(2) = 1 时异步清零（高有效）；置 9：R9(1)·R9(2) = 1 时输出 1001。

290 的"异步"体现在内部：Q₀ 翻转后才去触发 5 分频部分，所以有逐级延迟。但它结构简单、价格低，在分频场合仍大量使用。

11.5 移位寄存器 74LS194

移位寄存器能"把数据一位一位挪动"，是串行通信、并串转换、序列产生的核心。

典型应用：
• 串→并转换：串行数据从 D_SR 一位位送入，4 个时钟后在 Q₃Q₂Q₁Q₀ 得到并行数据（相当于"串行收报"）。
• 并→串转换：先并行置数，再连续右移，从 Q₀ 一位位取出（相当于"串行发报"）。
• 延时：数据经过 n 级移位，延迟 n 个时钟周期。

11.6 环形计数器与扭环计数器

🧪 本章自测

12.1 555 内部结构：五个零件

12.2 三种基本用法（三大公式，必背）最高频

① 施密特触发器：把"歪歪扭扭"的信号变方正

把 TH 和 TR' 接在一起当输入：输入上升超过 2/3 VCC → 输出变低；输入下降低于 1/3 VCC → 输出变高。

回差的作用：输入在阈值附近抖动时，输出不会跟着抖——因为上升和下降用的是不同阈值。这正是"消抖"（按键去抖）和"波形整形"的原理。

② 单稳态触发器：按一下，亮一段时间

电路：TR' 接输入（需负脉冲触发），TH 接电容电压，DIS 接电容放电端，电容经 R 接 V_CC。

1. 稳态：输出低，放电管导通，电容被短路在 0 V；
2. 触发：TR' 出现 < 1/3 V_CC 的负脉冲 → 输出变高，放电管截止，电容开始经 R 充电；
3. 定时：电容电压升到 2/3 V_CC 时，TH 使电路复位 → 输出回低，放电管导通，电容迅速放回 0 V；
4. 输出脉宽：就是充电时间。

③ 多谐振荡器：自己给自己"打拍子"

把单稳态的"放电"路径也接上电阻，让电容在 1/3 与 2/3 V_CC 之间来回充放电，输出就持续振荡，不需要外部触发。

12.3 555 的典型应用清单

🧪 本章自测

13.1 两大类：ROM 与 RAM

13.2 容量计算：三个数字的关系 高频

13.3 ROM 的内部结构：一个"查表机"

ROM 内部只有两部分：

1. 地址译码器：把 n 位地址翻译成 2ⁿ 条字线（只有一条有效）——这不就是 74LS138 干的事吗？
2. 存储矩阵：每条字线与若干位线交叉，交叉点有器件就是 1，没有就是 0。

13.4 存储器扩展：位扩展与字扩展

13.5 RAM 的两种存储单元

"静态"不是说它不动，而是说不需要刷新就能保持数据。DRAM 的电容只有飞法级（10⁻¹⁵ F），几个毫秒就漏光，所以必须周期性重写。

13.6 可编程逻辑器件（PLD）与 FPGA 超纲·拓展

🧪 本章自测

现实世界是连续的（温度、声音、光线），数字电路只认 0/1。要把它们连起来，需要两座桥：DAC（数字→模拟，比如音箱出声）和 ADC（模拟→数字，比如麦克风录音）。

14.1 DAC：数字量变电压

① 权电阻网络型

n 位输入，每位接一个电阻，阻值按 R, 2R, 4R, …, 2n−1R 递增（权重越小，电阻越大）。所有电阻的电流汇入运放求和。

缺点：n 位需要 n 种不同阻值的电阻，位数一多，阻值跨度极大（如 12 位要 1 kΩ 到 4 MΩ），集成电路里很难做准。

② R–2R 倒 T 型网络（主流）

只用 R 和 2R 两种阻值，通过梯形网络逐级分流，每级电流减半。集成度高、精度好，是目前绝大多数 DAC 芯片的结构。

DAC 的主要参数

14.2 ADC：三步走 —— 采样、量化、编码

第一步：采样（要满足采样定理）

采样保持电路：采样瞬间把电压存到电容上，保持到下一次采样，让 ADC 有足够时间转换。

第二步：量化（把连续值切成台阶）

n 位 ADC 把满量程 V_ref 分成 2n 个台阶，每阶 = 1 LSB = Vref/2n。

第三步：编码

把量化后的电平变成二进制码输出。量化 + 编码通常在同一个电路里完成。

14.3 三种主流 ADC 架构

14.4 ADC 的主要参数

🧪 本章自测

15.1 公式速查表（打印这一节就够）

① 数制与码制

② 逻辑代数

③ 卡诺图

④ 门电路

⑤ 触发器

⑥ 时序逻辑

⑦ 555 与转换器

15.2 芯片速查（记这 10 个就够）

15.3 模拟卷（30 题，闭卷 90 分钟）

建议先自己在纸上写答案，再点开对照。做错的题，把题号抄到 15.4 的错题清单里。

一、选择与填空（每题 2 分，共 30 分）

二、化简与分析（每题 6 分，共 42 分）

三、设计题（每题 8 分，共 24 分）

四、计算题（每题 5 分，共 20 分）

15.4 错题回炉清单

把做错的题号对应的知识点勾掉，回看对应章节。这张表就是你上考场前的最后一张清单。

15.5 考场策略（120 分钟卷）

A.1 逻辑门符号对照

国内教材多用国标（GB）符号（形状符号），国际标准用 IEC/IEEE 矩形符号，工厂图纸和国外教材用后者多。考试如果画图，一般接受形状符号。

小圆圈 = 取反。看到输入端的小圆圈，说明该端低有效；看到输出端的小圆圈，说明输出取反。触发器时钟端的小三角表示边沿触发，加小圆圈表示下降沿。

A.2 常见疑问 12 问

A.3 学习资源